中国存储芯片制造企业长鑫存储（CXMT）近日宣布其下一代DRAM内存技术的进展，计划于2026年底前推出基于4F²存储单元架构的服务器DDR5注册内存条（RDIMM）。鉴于三星电子预计要到2028年前后才能开展类似技术，长鑫存储的时间表一度被认为会使其在某些DRAM架构上领先韩国竞争对手近两年。然而，华尔街的分析师对此持保留态度。投资机构Rosenblatt指出，当前将长鑫存储视为在技术上具备显著领先地位的说法，显然是刻舟求剑。美国银行（Bank of America）同样提到，美国对先进半导体制造设备的出口限制，可能使长鑫存储更多依赖存储单元结构的创新，而非单纯依靠更新光刻工艺缩小芯片尺寸。争论的关键在于，长鑫存储有无能力将其技术发展转化为稳定、低成本且可大规模生产的商业产品。对于DRAM行业而言，产品发布、工程验证、客户认证与大规模量产是完全不同的阶段。

根据Wccftech的报道，长鑫存储总裁曹恺近日在上海举行的集成芯片与Chiplet会议上分享了关于4F² DRAM技术的最新进展。他表示，若计划如期实施，长鑫将有机会较早地将这一新型存储单元架构引入服务器内存市场。然而，目前长鑫存储尚未披露该产品的详细性能规格、最终工作频率、存储容量、量产良率及客户认证情况。因此，现阶段仅从发布时间来判断其在性能、成本和可靠性等方面是否具备与三星、SK海力士及美光相抗衡的能力，显然为时尚早。

4F²是一种旨在提高DRAM存储密度的单元布局技术，要理解这个技术，首先应了解传统DRAM存储单元的基本结构。现代DRAM通常采用1T1C架构，即每个存储单元由一个晶体管和一个电容组成，晶体管负责控制数据的读写，而电容则通过存储电荷来表示数据。存储单元在由字线和位线组成的阵列中排列，构成内存芯片的核心区域。在传统的6F²布局中，一个存储单元理论占地面积为6F²，F则是工艺设计中的最小特征尺寸。4F²布局希望将单元面积压缩至4F²，透过改变晶体管和互连结构的排列方式，使晶体管沿垂直方向布置，而非完全平面展开。在相同特征尺寸下，4F²存储单元的理论面积比6F²减少大约三分之一，因此，若外围电路和其他设计允许，芯片可以在相同面积内容纳更多存储单元，或者在相同存储容量下减小芯片面积。

然而，这里有一个常被忽视的前提：单元面积减小三分之一，并不意味着整颗DRAM芯片的成本也会随之降低三分之一，亦不代表性能必然提升。存储阵列只是芯片的一部分，外围电路、读写电路、冗余单元等也同样占用面积。最终的成本和密度收益，取决于工艺整合、生产良率及产品设计。长鑫存储采用的方案为垂直环绕栅极（Vertical Surrounded Gate，VSG）晶体管。该晶体管的沟道在垂直方向布置，栅极从周围控制沟道，有助于改善栅极的控制能力并减少漏电。通过这种结构，制造商能够进一步缩小单个存储单元的面积。

长鑫存储并不是最近才开始研究这一领域。根据公开报道，该公司已经围绕4F²架构进行多年研究，并发表过相关的技术论文和专利。到2023年，公司还展示了使用该架构的8Gb完整存储阵列研究成果，并声称目前已经积累了超过300个与4F²技术相关的专利族。这些成果表明，4F²并非仅是概念设计，但研究样品、完整阵列展示与成熟的商用DRAM产品之间，仍存在相当大的距离。真正的挑战在于，如何在高密度结构中确保电气特性稳定，并在大规模生产中达到足够高的良率。

美国银行的分析师认为，长鑫存储推进4F²技术，正是因中国在获得先进半导体制造设备方面受到限制。由于先进光刻设备遭遇出口管制，中国存储芯片企业难以像三星、SK海力士和美光那样，仅依靠缩小工艺尺寸来提升存储密度，迫使他们更加努力地通过改变存储单元结构寻找突破口。DRAM制造中，工艺微缩和存储单元结构创新是两条相互关联但不同的技术路径。工艺微缩通过减小关键结构尺寸来增加单元数量，而4F²通过改变存储阵列中晶体管布局在相同特征尺寸下减少单元理论面积。两者可以结合使用，而非相互排斥。

同时，长鑫存储的生产能力与国际领先企业相比仍有差距。有报道指出，其4F²产品预计将基于目前约15纳米级的DRAM工艺平台，而三星等公司已经迈入更精细的10纳米级DRAM工艺。因此，即使长鑫存储能够率先将4F²产品推向市场，也并不意味着它在每个工艺指标上都能全面领先。它在存储单元结构方面可能取得了一定进展，但仍需解决制造精度、外围电路、芯片性能和成本等多重问题。